此存储库包含用于执行RV32I RISC-V指令（http://riscv.org/）和一些用于测试的外设的简单CPU设计的VHDL源。还包括Terasic DE0-Nano板（包含Altera Cyclone IV FPGA）的项目文件和一些程序（主要是汇编器）来测试设计。
主要设计目标是设计的简单性和关于FPGA资源消耗的轻便性。目前，完整的设计在Cyclone IV FPGA上约为1400 LE，CPU核使用约925 LE。在Cyclone IV器件上，设计安全可以在超过80 MHz的频率下工作，但DE0-Nano板的默认配置仅将其时钟频率设置为50 MHz。
